先进制程现状：近闻“涨声”，远听“炮声”

这一方面说明在人工智能、移动和高性能计算(HPC)应用驱动下，半导体市场正逐渐复苏，市场对于先进制程产能的需求非常旺盛；另一方面，全球范围内瞄准先进制程的几大巨头间的竞争也十分激烈，都意在通过展示综合实力获得更多市场份额。不过，有意思的是，在3nm和2nm节点上，市场的关注点却并不完全一致。

近期，多家芯片厂商和晶圆代工厂陆续宣布价格调整。以台积电为例，七大客户(英伟达、AMD、英特尔、高通、联发科、苹果及谷歌)陆续导入3 纳米制程，台积电订单已满至2026年。为此，台积电传出将上调3nm、5nm先进制程和先进封装的定价，其中3nm涨幅可能超过5%，先进封装明年涨幅或达10%—20%。

原材料成本上升、供应链压力以及市场需求回暖等因素，被视作晶圆代工涨价的主要原因。毕竟无论是先进工艺，还是先进封装，各种“先进”背后的投入也不是不计代价的，在高昂的成本压力面前，即便是台积电这样的大厂也得想方设法节约资本支出，降低成本，提高利润。

成本压力一方面当然来自先进的技术。相关分析机构的数据显示，与3nm处理器相比，2nm芯片成本将增长约50%。以一个产能约为每月50000片2nm晶圆产线为例，其成本约为280亿美元，相比之下同产能的3nm产线的成本约为200亿美元，EUV光刻设备数量的增加被视作成本增加的主要原因之一。即便有苹果、英伟达、高通、AMD下单，台积电肯定也要在成本控制上下点功夫。

台积电总裁魏哲家预测，未来五年AI服务器处理器将以50%的年复合增速增长，到2028年占台积电整体营收比例将超过20%。现阶段大多数AI加速器采用台积电4/5nm制程，且考虑到先进制程带来的节能表现，客户对3nm乃至2nm的采用意愿相当高，越来越多的客户希望能够使用2nm制程。为此2年之后，台积电很有可能就将从3纳米走向2纳米。

另一方面，根据台积电2024年Q1财报，其3nm、5nm和7nm工艺的出货量分别占总收入的9%、37%和19%，三者相加达到了销售金额的65%，低于上一季度的67%，主要是3nm工艺出货量下降，拉低了产品均价。同时，这一季度内，台积电单片晶圆(等效12英寸)收入约为6228美元，环比下降407美元。

魏哲家指出，与去年第四季度相比，部分产业复苏速度低于预期，因此将对今年全球半导体市场(不包括存储芯片)增幅从此前预计的20%下调至10%，台积电本身则维持同比增长21-26%的增速。而在定价策略上，魏哲家表示，海外厂成本高，且有通胀影响，预期客户会分担更高成本，台积电将通过策略性定价、与当地政府保持密切合作确保支持等手段保持长期毛利率。

从台积电中国技术论坛到三星代工论坛(SFF)，头部晶圆厂密集展示自己最先进的工艺技术路线图的意图十分明显。种种迹象表明，新一轮先进制程市场争夺战一触即发。

采用Nano Sheet技术的台积电2nm制程将包括N2、N2P和N2X三个版本，预计2025年实现技术量产，第二代N2P和A16(1.6nm)将在2026年量产。与第一代N2工艺相较，N2P相同主频和晶体管数量的情况下，功耗可降低5%-10%，在相同功耗和晶体管数量的情况下，性能可提高5%-10%。表明晶体管架构已从平面FET演进至鳍片FET(FinFET)，并将迎来再次变革，向纳米片发展。

除了纳米片之外，还有垂直堆叠的nFET和pFET，即CFET形态晶体管，它可能是晶体管升级的一个发展方向。台积电一直在积极研究将CFET架构用于下一步技术升级，行业普遍认为这将是“Nano Sheet架构后下一代全新晶体管架构创新”。根据预测，考虑到布线和工艺的复杂性，CFET的密度增益可能在1.5-2倍之间。

除CFET外，台积公司在低维沟道材料领域也实现了突破，如WS2或WoS2等无机纳米管或纳米碳管，有助于进一步推动尺寸微缩和能耗降低。这也意味着台积电未来将CFET导入更先进埃米级制程外，也会持续推动更先进晶体管架构创新，实现让单一逻辑芯片容纳超2000亿颗晶体管的目标。

三星日前在美国晶圆代工论坛(SFF)上公布了其芯片制造工艺技术的最新路线图，涉及的重点包括2纳米/1.4纳米工艺、以及将在未来三年内向客户提供具有背面供电技术的路线图。

总体而言，SF2节点(以前称为SF3P)预计会在2025年推出，主要针对高性能计算和智能手机应用而设计。与3nm工艺(SF3)相比，三星的2nm工艺性能提升12%，功率效率提升25%，面积减少5%。

2026年，三星计划推出SF2P，这是SF2的性能增强版本，其特点是速度更快但密度更低；2027年，三星将发布SF2Z，该产品将采用背面供电技术(BSPDN)，从而提高性能并增加晶体管密度。此外，这一改进还旨在提高电源质量和管理压降(IR Drop)，以应对先进芯片生产过程中的关键挑战。

同步推出的还有三星SF1.4节点计划，标志着三星将有望在2027年进入1.4 纳米级别赛道。与 SF2Z 不同的是，SF1.4 将不包括背面电源传输，这使三星有别于英特尔和台积电，后者将在其 2nm级和1.6nm级节点上引入背面电源传输。

除了推出高端节点外，三星还发布了SF4U，这是4纳米级节点的高性价比变体，通过光学收缩提高了功率、性能和面积(PPA)，预计将于 2025 年量产。

这家来自日本的公司也正在成为2nm工艺的新兴力量。日前，Rapidus宣布与IBM公司展开合作，共同开发适用于2nm工艺的Chiplet封装量产技术，预计将在2nm制程项目上投资5万亿日元(约合350亿美元)。

Rapidus成立于2022年，是一家由索尼、丰田、NTT、三菱、NEC、铠侠和软银等八家日本企业共同出资成立的半导体公司。根据官方资料，Rapidus不仅在2纳米工艺技术研发上取得了显著进展，还获得了日本政府的强力支持，包括来自经产省535 亿日元的后端工艺巨额补贴，意在缩短设计、晶圆加工、三维封装等半导体生产周期。

当然，仅仅学到IBM 2nm工艺，并不意味着可以直接将其应用于Rupidus晶圆厂的大规模生产，有很多工程问题需要解决，这不是一朝一夕的事情。另外一个挑战则是Rapidus能获得多少EUV设备，尤其是在与其它几家晶圆厂展开争夺时。

在五月的财报电话会议上，Intel CEO帕特·基辛格(Pat Gelsinger)强调指出，公司的第一代全栅极(GAA) RibbonFET工艺，即intel 20A，有望在今年推出。后续产品是intel 18A，预计将于 2025 年上半年投入生产，产品也将在不久后上市。

开启埃米时代的两大利器是RibbonFET和PowerVia技术。RibbonFET是英特尔对GAA(Gate All Around)晶体管的实现，它将成为公司自2011年率先推出FinFET以来的首个全新晶体管架构；PowerVia是英特尔独有的、业界首个背面电能传输网络，通过消除晶圆正面供电布线需求来优化信号传输。

在英特尔的规划中，率先采用ASML最新的高数值孔径(High-NA)极紫外(EUV)光刻机也是与竞争对手不同的点。按照英特尔方面的说法，新工具能够大幅提高下一代处理器的分辨率和功能扩展能力，使英特尔代工厂能够在英特尔18A之后继续保持工艺领先地位。

期待未来几年内实现单芯片上超过2000亿个晶体管，并通过3D封装达到超过1万亿个晶体管，是台积电制定的雄心勃勃的技术突破计划。英特尔CEO帕特·基辛格也曾表示，“无处不在的计算、从云到边缘的基础设施、无处不在的连接以及人工智能，是当今时代的四大超级技术力量。”

当这些豪言壮语被投射到先进半导体制程工艺上时，我们既看到了乐观的市场预期、火热的竞争和微妙的合作，也看到了国内晶圆代工与头部企业间不小的差距，唯有不断向上，才有望实现突破。